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삼코치의 반도체 설계 취업 패키지 : 디지털·아날로그 기초부터 실무까지

평생소장
약 30시간
누구나

디지털부터 아날로그 설계까지 한 번에, 삼코치의 '30시간으로 끝내는' 반도체 취업 패키지 !

#디지털설계#반도체#삼코치#아날로그설계

강의 정보

온라인
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월 23,250원
12개월 무이자 할부 시

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-411,000원
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279,000원

삼코치의 반도체 설계 취업 패키지 : 디지털·아날로그 기초부터 실무까지

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커리큘럼

파트 4개약 30시간

  • Part 01 디지털 논리 & Verilog HDL: Industrial-Grade Foundations

      Ch 01 [Digital Logic Basics] Core Logic Mastery

    • 01 디지털 신호 & Boolean Algebra: 실전 최적화 기술
    • 02 De Morgan 법칙으로 Performance·Resource 동시 향상하기
    • 03 Combinational 회로 설계·진리표 작성: 현장 예시 기반
    • 04 Logisim을 통한 회로 Prototyping: 즉시 검증
    • 05 [실무 Tip] Gate Delay·Power Consumption 최소화 전략
    • 06 [실습] 최소 Gate로 미니 연산 회로 완성
    • Ch 02 [Combinational Logic & K-map] Optimized Logic Design

    • 01 Combinational vs Sequential: 효율적 구분 포인트
    • 02 Karnaugh Map으로 초간단 Logic 간소화
    • 03 MUX·DEMUX·Decoder·Encoder 구조: 산업 표준 활용
    • 04 Verilog로 MUX/Decoder 아키텍처 구성 & 검증 루틴
    • 05 [실전 사례] ALU 설계·시뮬레이션
    • 06 [Quiz] 4변수 K-map로 최적 회로 구현
    • Ch 03 [Sequential Logic & Timing] Robust Timing Strategies

    • 01 Flip-Flop·레지스터·FSM: 핵심 Sequential 요소
    • 02 Setup/Hold Time 문제: 신속 진단·해결법
    • 03 Verilog Sequential(always_ff) 설계로 안정성 확보
    • 04 Clock Domain Crossing(CDC) & Metastability 해소
    • 05 Counter & FSM 시뮬레이션: Timing Debug 실습
    • 06 [현장 Challenge] CDC 이슈 & Debugging 사례
    • Ch 04 [Efficient Verilog Guide] Clean Coding & Verification

    • 01 Module/Port 정의: 시간·오류 줄이는 노하우
    • 02 연산자 우선순위·if/case/for로 가독성 극대화
    • 03 Testbench 구조 & 효율적 Stimulus 설계
    • 04 [실습] 간단 Verilog 예제로 Error 포인트 잡기
    • 05 Linting(SpyGlass)으로 코딩 품질 제고
    • 06 [Workflow] 코드 리뷰·Git Flow 실무 활용
    • Ch 05 [Advanced FSM 설계] Dynamic State Machines

    • 01 Parameter·Generate·For-Loop로 모듈화 효율 극대화
    • 02 Task·Function·Moore·Mealy FSM으로 유연성 확보
    • 03 [실습] 교통신호 FSM 구현 & Waveform 분석
    • 04 시뮬레이션 Debug 핵심 스킬 공유
    • 05 Blocking vs Non-blocking 구문 실수 방지
    • 06 Naming 컨벤션·협업 전략으로 Error 예방
    • Ch 06 [FPGA Prototyping] Rapid Implementation Path

    • 01 FPGA(Xilinx/Intel) 구조·활용 장단점
    • 02 Vivado·Quartus Pin·Timing Constraint: 실무 스크립트
    • 03 [실습] FPGA로 LED·7-Segment 구동 검증
    • 04 ILA·SignalTap로 실시간 Debug
    • 05 [Solution 예시] 간단 IP(RAM·Multiplier 등) 적용
    • 06 대규모 프로젝트에서 FPGA 프로토타이핑 효과
    • Ch 07 [소형 CPU/MCU 설계] Building a Compact CPU

    • 01 4비트 CPU·간단 MCU 설계 범위: 어디까지 자동화?
    • 02 Top-Down·모듈형 구조 & Testbench 실무 구성
    • 03 [실습] RTL + Testbench + FPGA로 기능 검증
    • 04 Timing Violation 발생 시 ECO로 즉시 수정
    • 05 [Quiz] 핀 할당 & Constraint 최적화
    • 06 프로젝트 보고서 & 현장 문서 작성 노하우
    • Ch 08 [오픈소스 Debug] Efficient Low-Cost Tools

    • 01 Verilator·Icarus 등 무료 시뮬레이터 활용
    • 02 Soft CPU(MicroBlaze·NIOS II)로 신속 검증
    • 03 UART·GPIO 확장 실습으로 기능 확장
    • 04 FPGA Emulation vs 대형 에뮬레이터(ZeBu) 비교
    • 05 [현업 Insight] Power·Thermal 이슈 관리
    • 06 디지털 기초 마무리 & Q&A
  • Part 02 디지털 회로설계 실무: RTL→Production Pipeline

      Ch 01 [RTL & 합성] Synthesis-Ready Design

    • 01 RTL 개념, Synthesis(DC·Genus) 동작 원리
    • 02 Timing Constraint(SDC)·Library Files 구성
    • 03 스크립트·Report(Area·Slack) 해석 노하우
    • 04 [실습] 합성 예제 + Warning 해결로 품질 향상
    • 05 Lint·CDC 툴로 에러 사전 예방
    • 06 IP Reuse·버전 관리로 팀 협업 극대화
    • Ch 02 [정밀 타이밍 해석] Deep-Dive STA

    • 01 Setup/Hold·Slack·Launch/Capture 완전 이해
    • 02 Multi-cycle Path·False Path·Clock Group 설정
    • 03 [실습] PrimeTime·Tempus 로그 Debug 기술
    • 04 Negative Slack 분석 & ECO 적용 사례
    • 05 Transition Time 관리로 신뢰성 극대화
    • 06 대규모 SoC STA 스크립트 최적화 기법
    • Ch 03 [Clock Tree & 타이밍] Balanced Clock Networks

    • 01 Clock Tree Synthesis(CTS)·Buffer 삽입 전략
    • 02 Skew·Jitter 최소화 & Clock Gating 최적화
    • 03 [실습] 소블록 CTS 적용 후 재-STA 검증
    • 04 Multi-Clock 환경(CDC·Synchronizer) 설계
    • 05 H-Tree vs Mesh vs Hybrid, 실제 칩 적용
    • 06 서버 vs 모바일 칩 Clock Architecture 비교
    • Ch 04 [Logic 최적화 & ECO] Rapid Netlist Refinement

    • 01 Combinational Depth 축소·Pipelining 기법
    • 02 Netlist ECO로 기능 추가·삭제·타이밍 조정
    • 03 [실습] ECO 스크립트로 Gate-Level 직접 수정
    • 04 Timing Closure vs Power Trade-off 균형
    • 05 코드 vs Netlist 불일치 해결 요령
    • 06 변경 이력 추적 & 리뷰로 Risk 줄이기
    • Ch 05 [저전력 전략] Energy-Saving Techniques

    • 01 Dynamic·Static Power, Power Gating, Multi-Vt
    • 02 UPF/CPF 포맷 & Clock Gating 구현 노하우
    • 03 [실습] Voltus·PrimePower로 전력 점검
    • 04 Leakage 억제(Body Bias·Power Switch) 기술
    • 05 모바일·IoT vs HPC 전력 전략 비교
    • 06 저전력 성공 사례(스마트폰 AP 등)
    • Ch 06 [DFT 기초] Essential Test Structures

    • 01 Fault Model: Stuck-at·Transition·Path Delay
    • 02 Scan Chain·MBIST·LBIST 필수 구조
    • 03 [실습] 소형 RTL에 Scan 삽입 & Coverage 체크
    • 04 ATPG(TetraMax 등) 개요
    • 05 테스트 비용 & 커버리지 Trade-off 전략
    • 06 양산 DFT 적용 시 수율 향상 효과
    • Ch 07 [Scan Chain & BIST] Full Scan Implementation

    • 01 Scan Synthesis·Report(Scan Coverage) 분석
    • 02 High-Speed(At-Speed) Test·Transition Fault 처리
    • 03 [실습] 소규모 SoC에 Scan 적용 후 결과 해석
    • 04 Defect Analysis(Bridge·Stuck-open) 실전 사례
    • 05 Test Pin 설계 & Scan Compression 기법
    • 06 서버 CPU MBIST 전략에서 얻는 교훈
    • Ch 08 [FPGA 다루기] Rapid ASIC Emulation

    • 01 FPGA vs ASIC: 비용·성능·개발속도 비교
    • 02 Vivado·Quartus IP Catalog 활용 극대화
    • 03 Pin Assignment·IO Standard·DDR IO 설계
    • 04 [실습] 간단 CPU·SoC FPGA 다운로드 & 디버그
    • 05 On-Chip Debug(ILA·SignalTap)·에뮬레이션
    • 06 대규모 프로젝트 Emulation 서버 활용 사례
    • Ch 09 [SoC Architecture] Scalable System Design

    • 01 ARM·ARC·RISC-V·DSP·Accelerator 동향
    • 02 AMBA(AXI·AHB·APB) & Interconnect 설계 노하우
    • 03 Cache Coherency(MESI)·멀티코어 구조 이슈
    • 04 [실습] 간단 SoC 블록다이어그램 구성
    • 05 Peripheral IP Integration 주의사항
    • 06 Chiplet·Heterogeneous SoC 트렌드
    • Ch 10 [디지털 종합 프로젝트] End-to-End Integration

    • 01 소형 MCU·CPU 설계 + 주변 IP 연동
    • 02 Synthesis→STA→DFT→Power 분석 체계 확립
    • 03 FPGA 테스트 & 디버깅으로 검증 가속
    • 04 Timing·Power·DFT Coverage Report 사례
    • 05 Tape-Out(Mask·GDSII) 프로세스 개요
    • 06 프로젝트 산출물 문서화 & 공유
    • Ch 11 [자동화 Scripting] CI/CD for Digital Flows

    • 01 Tcl·Perl·Python 스크립트로 Synthesis/STA/DFT 자동화
    • 02 디지털 레벨 Regression Flow 구축
    • 03 [실습] Synthesis→STA→Report 자동화 스크립트 구현
    • 04 Version Control(Perforce·Git)와 자동 빌드 연계
    • 05 Log 필터링으로 주요 Warning만 추출
    • 06 대규모 프로젝트 자동화 성공 사례
    • Ch 12 [Wrap-up & Outlook] Comprehensive Finale

    • 01 Synthesis·STA·DFT·ECO·FPGA 종합 복습
    • 02 미니 프로젝트 결과 공유 & 피드백
    • 03 Q&A(라이브 세션)·협업 커뮤니티 활용법
    • 04 추가 자료(논문·EDA 문서) 안내
    • 05 차기 디지털 회로설계 심화 소개
    • 06 Wrap-up & 차후 업그레이드 방향
  • Part 03 회로이론 & CMOS 아날로그: Mixed-Signal Foundations

      Ch 01 [회로 해석 관점 바꾸기] Reimagined Circuits

    • 01 회로 물리량(Voltage·Current·Resistance·Power) 재조명
    • 02 KCL·KVL로 정교한 해석 & 실무 활용
    • 03 Thevenin·Norton 정리로 복잡 회로 단순화
    • 04 RC Time Constant로 신호 지연 제어
    • 05 [실습] LTspice 시뮬레이션 & 결과 해석
    • 06 [현장 TIP] ESR 등 부품 선정 함정
    • Ch 02 [MOSFET & 인버터] Device-Level Insights

    • 01 NMOS·PMOS 구조, Threshold Voltage 심층 접근
    • 02 Cut-off·Linear·Saturation 동작영역별 활용
    • 03 CMOS Inverter DC 특성 & Power 소비 예측
    • 04 [실습] SPICE로 Switching Delay 파악
    • 05 Short-Circuit 전류 & Noise Margin 기초
    • 06 [현장 Story] 파라미터 최적화 실무 사례
    • Ch 03 [CMOS 아날로그 블록] Precision Analog Building

    • 01 Differential Pair·Current Mirror로 정밀 설계
    • 02 Op-Amp 구조·주파수 응답·위상 여유 확보
    • 03 노이즈(Flicker·Thermal), THD 이해
    • 04 [실습] Diff Pair & AC 해석, 성능 지표 분석
    • 05 Voltage Reference 설계 개념
    • 06 [Layout Tip] 아날로그 배치 시 주의사항
    • Ch 04 [혼성신호 접근] Unified Analog-Digital Flow

    • 01 Analog+Digital 통합: Clock·Noise 문제 해결
    • 02 Cadence Virtuoso·Mentor EDA 활용법
    • 03 Parasitics 성분이 성능에 미치는 영향
    • 04 [실습] Op-Amp·Digital 제어 연동
    • 05 PSRR·THD 등 성능 파라미터 평가
    • 06 [협업 사례] Interface 충돌 조기 해결
    • Ch 05 [아날로그 Mini 프로젝트] Practical Analog Demo

    • 01 간단 Op-Amp·LDO 설계 & SPEC 정의
    • 02 AC·DC 시뮬레이션 & 위상·부하 특성 분석
    • 03 PVT 스윕으로 동작 범위 확장 검증
    • 04 [보고서] Gain·BW·Noise 결과 작성
    • 05 [Quiz] 시뮬레이션 파형 분석 팁
    • 06 [현장 사례] 오프칩 부품 선택 노하우
    • Ch 06 [혼성신호 마무리] Analog-Digital Convergence

    • 01 디지털+아날로그 핵심 원리 총정리
    • 02 미니 프로젝트 결과발표 & 피드백
    • 03 [Q&A] 실무 프로젝트 이슈 상담내용 공유
    • 04 추가 자료 & 레퍼런스 안내
    • 05 커뮤니티 운영 & 지속 학습 안내
    • 06 차기 실무 파트 연계 안내
  • Part 04 아날로그 회로설계 실무: Advanced IC Realization

      Ch 01 [아날로그 IC 흐름] End-to-End Mixed-Signal

    • 01 Schematic→Layout→Post-Layout 전체 프로세스
    • 02 Mixed-Signal Interface & 디지털 협업 포인트
    • 03 [실습] Corner·Monte Carlo·PVT로 Risk 완화
    • 04 Cadence Virtuoso(ADE) 셋업 & 스크립팅 활용
    • 05 Tape-Out(ERC·LVS·DRC) 단계에서 에러 예방
    • 06 대규모 Mixed-Signal SoC 실무 사례
    • Ch 02 [Bandgap 설계] Precision Reference Craft

    • 01 PTAT·CTAT로 온도보상 구현
    • 02 Accuracy·PSRR·Line·Load 레귤레이션 핵심
    • 03 [실습] SPICE로 Bandgap Reference 검증
    • 04 Layout 시 Matching·Common Centroid 기법
    • 05 Calibration·Trim 기술 & 실제 사례
    • 06 공정 변동·Drift 최적화 경험담
    • Ch 03 [고성능 Op-Amp] High-Speed Amplification

    • 01 2단 Op-Amp·Miller Compensation 구조
    • 02 Phase Margin·주파수 응답 최적화 전략
    • 03 Offset·Noise·THD 저감 실무 기법
    • 04 [실습] AC·DC 시뮬레이션 & Bode Plot 해석
    • 05 저전력 vs 고대역폭 Trade-off 설계
    • 06 [실무 응용] 고속 ADC 버퍼 성공 사례
    • Ch 04 [차동증폭 & 미러] High-Fidelity Signal Paths

    • 01 Differential Pair·CMRR로 노이즈 억제
    • 02 Current Mirror(Simple·Cascode) 실무 설계
    • 03 [실습] Diff Pair + Active Load 시뮬레이션
    • 04 Bias 전류 & PVT 영향도 분석
    • 05 LDO Loop 안정도 해결 실제 케이스
    • 06 Matching 중요성과 Layout 테크닉

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학습 규정 및 환불 규정

학습 규정


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* 해당 강의는 사전 예약 상품으로, 강의 영상이 공개 일정에 따라 순차적으로 제작되어 오픈됩니다.


총 학습기간:

  • 정상 수강기간(유료 수강기간) 최초 30일, 무료 수강 기간은 31일 일차 이후로 무제한이며, 유료 수강기간과 무료 수강기간 모두 동일하게 시청 가능합니다.

  • 본 패키지는 약 30시간 분량으로, 일 1시간 내외의 학습 시간을 통해 정상 수강 기간(=유료 수강 기간) 내에 모두 수강이 가능합니다.

  • 수강시작일: 수강 시작일은 결제일로부터 기간이 산정되며, 결제를 완료하시면 마이페이지를 통해 바로 수강이 가능합니다. (사전 예약 강의는 1차 강의 오픈일)

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  • 일부 강의는 아직 모든 영상이 공개되지 않았습니다. 각 상세페이지 하단에 공개 일정이 안내되어 있습니다.


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