삼코치의 반도체 실무 로드맵: 설계 · 검증 · Layout · AI반도체

실제 반도체 커리어를 밟고있는 100명의 목소리를 바탕으로 준비했습니다.

설문 결과 자세히 보기

설문명 : [삼코치 Live] 여러분은 어떤 고민을 갖고 계신가요?
설문기간 : 25.08.03~25.08.10

학사
- 학사로 취업하고 싶은데, 어떻게 해야할 지 모르겠어요. 52.3%
- 설계 직무는 석사 이상만 가능할 것 같아서 석사 진학이 고민이 됩니다. 40.2%
- 기타 7.5%

석사
- 연구 주제가 지원하려는 기업과 산업과 맞지 않아 지원하기 애매해요. 55.6%
- 석사인데 취업준비 경험이 없어서 무엇부터 해야할 지 모르겠어요. 33.3%
- 기타 11.1%

현직자
- 이직을 준비중인데 하고있는 일을 어떻게 연결해야 할 지 모르겠습니다. 66.7%
- 현직자인데 설계다운 설계를 못하고 있어서 앞으로의 커리어가 막막합니다. 25%
- 기타 8.3%

같은 고민을 안고 있는 학사·석사·현직자라면
이번 강의, 꼭 집중 하세요.

이제 Verilog만 만질 줄 안다고 설계를 할 수 있는 시대는 끝났습니다.

현업에서 요구하는 반도체 실무 4대 핵심 역량,

이 한 강의에 전부 담았습니다.

삼코치의 회로설계 취업 패키지
: 디지털·아날로그 기초부터 실무까지

삼코치의 반도체 설계 실무 :
디지털 검증 · AI 반도체 · Layout & Tape-out

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아직도 '설계 따로, 검증 따로' 라고 생각하시나요?
기업은 '설계와 검증 경험을 갖추고, 제품에 적용할 수 있는 사람'을 원하고 있습니다.

다른 강의에서는 절대 볼 수 없었던 반도체 흐름 전체를 연결하는 단 하나의 올인원 강의

01. 수강후기

삼코치를 먼저 만난
수강생들의 찐-후기를 확인하세요.

학사 졸업자의 감사 후기 자세히보기

석사 졸업자의 감사 후기 자세히보기

현직 종사자의 감사 후기 자세히보기

02. 강사소개

검증된 실무 멘토,
삼코치를 자신 있게 추천하는 이유

이유 01 수강생 만족도 무려 5.0,
후기로 검증된 강의력 * 수강생 수: 25년 5월 7일 기준 (인프런, 코멘토, 렛유인, 국비지원 과정 포함)
* 수강평 및 강의 평점: 인프런 기준

삼코치 오픈 카톡방 바로가기 →

이유 02 약 7,000명의 구독자가 증명하는
삼코치의 전문성 * 구독자 수 : 25년 5월 7일 삼코치 유튜브 기준준

삼코치 유튜브 바로가기 →

삼코치의 전달력 미리보기

03. 특별혜택

수강생만 입장 가능한
삼코치의 회로설계 커뮤니티

* 삼코치의 커뮤니티는 28년 4월 27일까지 운영됩니다.
* Live 영상은 26년 5월까지 '수강생 전용 커뮤니티를' 통해 진행되며
[삼코치의 반도체 설계 취업 패키지 : 디지털·아날로그 기초부터 실무까지] 수강생에게 제공되는 라이브와 동일합니다.
* 당사 상황에 따라 Live 영상 업데이트가 어려울 수 있습니다.
* 강의 구매자에게는 라이브 영상 녹화본이 추가로 제공됩니다.

5년간의 멘토링 경험으로 완성한
취업/이직에 꼭 필요한 3종 실전 패키지

* 자료는 PDF 형태로 제공되며, 온라인 강의 자료에서 확인하실 수 있습니다.

수십 개 기업의 채용 조건을 토대로 만든
이제, 당신의 커리어를 연결해 줄 커리큘럼을 소개합니다.

04. 커리큘럼 요약

설계, 검증, 아날로그, 물리 구현까지. 
채용 시장이 요구하는 ‘진짜 실무 흐름’을 압축했습니다.

01. SystemVerilog + UVM 검증 System Verilog를 활용한 시스템 레벨 검증과 UVM 시나리오

실제 채용 직무명

Verification Engineer, ASIC Verification Engineer

SoC Verification Engineer, MCU 검증 엔지니어

Digital Verification Engineer, Firmware Test Engineer

UVM Test Developer, IP Verification Engineer

02. AI 반도체 설계 Opamp, PLL, LDO 등 실제 배치/배선 및 DRC·LVS 검증을 통한 Layout 실습

실제 채용 직무명

Vision SoC RTL Engineer, HW Architecture Engineer

NPU Core RTL Engineer, AI Accelerator 설계자

Silicon Validation Engineer, SoC Integration Engineer

AI Hardware Architect, CNN HW Accelerator Engineer

03. 아날로그 PLL, ADC 설계 AI 가속기 구조 설계부터 PPA 최적화까지 실무 중심 학습

실제 채용 직무명

Analog Circuit Design Engineer, AFE 설계자

Analog IP Designer, ADC/PLL 설계 엔지니어

MMIC 설계 엔지니어, High-speed Analog Designer

04. CMOS Layout 설계 및 분석 PLL, ADC 등 고속 아날로그 회로 설계 및 시뮬레이션 기반의 실습 과정

실제 채용 직무명

Analog Layout Engineer, Custom Layout Designer

Pcell Developer, DRC/LVS 검증 엔지니어

TSV Layout Engineer, Interposer Layout Designer

EM/IR 분석 엔지니어, Power Routing Layout Specialist

더욱 자세한 학습 내용은 하단 상세 커리큘럼을 참고해주세요.

패스트캠퍼스와 삼코치가
채용 시장이 요구하는 ‘진짜 실무 흐름’을 압축했습니다.

준비 된 로드맵, 그냥 따라만 오세요 !

SystemVerilog + UVM 검증

01. SystemVerilog 검증 입문 SystemVerilog와 OOP 개념부터 UVM 구조까지, 검증 환경을 체계적으로 설계하고 실전 테스트벤치를 구현합니다. 대형 프로젝트 대비 코드 구조화 방법도 다룹니다. 학습 내용

Verilog vs SystemVerilog 비교 및 생산성 향상 포인트

Class, Inheritance, Polymorphism 등 OOP 개념 이해

Interface, Modport, Mailbox 등 SV 핵심 문법 학습

간단 SV Testbench 및 Driver/Monitor 실습 구성

02. 커버리지 기반 검증 개선 Coverage 기법을 기반으로 검증 사각지대를 제거하고, SVA를 활용한  어서션 기반 디버깅 기법과 Test Planning 전략을 학습합니다. 학습 내용

Functional Coverage vs Code Coverage 차이 분석

Covergroup, Cross Coverage 설계 및 실습

SystemVerilog Assertion(SVA) 작성 및 디버깅

Coverage 기반 Test Planning 및 Blind Spot 제거

채용 시장이 요구하는
7가지 디지털 설계 및 검증 프로젝트

프로젝트명

프로젝트 설명 및 학습 기술

01. SV Testbench 및 Driver/Monitor 구성

SystemVerilog 객체지향 프로그래밍과 검증 환경 구축법을 학습합니다.

02. UVM Environment 구성 및 테스트

UVM 기반 검증 환경 구축과 확장성 높은 테스트 방법을 실습합니다.

프로젝트 더보기

03. Coverage Report 분석 및 Assertion Fail 디버깅

기능/코드 커버리지와 어서션 기반 검증 방법을 배웁니다.

04. CPU 검증 및 UVM 시나리오 작성

대규모 SoC 검증과 회귀 테스트 자동화 방법을 학습합니다.

05. Property 작성 및 포멀 검증

형식적 검증 도구와 하이브리드 검증 방법론을 실습합니다.

06. UVM Testbench 종합 프로젝트

완전한 UVM 검증 환경 구축과 회귀 테스트 시스템을 구현합니다.

07. 파워 인식 검증 및 안전 매커니즘

고급 검증 기법과 차세대 검증 기술 동향을 학습합니다.

CMOS Layout 설계 및 분석

01. CMOS Layout 설계 Layout 에디터 사용법부터 DRC/LVS 검증, EM 분석까지, 미세공정 기반의 고신뢰성 CMOS Layout을 설계합니다. 3D IC와 고전력 배선 기술도 포함됩니다. 학습 내용

Cadence·Calibre 도구 활용 및 PDK 구조 이해

DRC·LVS·Parasitic Extraction 등 Layout 검증 실습

Power Mesh·IR Drop·EM 대응 Layout 전략 수립

TSV·2.5D/3D IC 및 첨단 패키징 설계 적용

02. Post-Simulation 분석 Post-Layout 환경에서 기생 성분(RC)을 포함한 회로를 시뮬레이션하고 Pre-Layout 결과와 비교해 성능 저하 원인을 분석합니다. PVT 변화와 코너 케이스를 검증해 회로 안정성을 평가하고 개선 방향을 도출합니다. 학습 내용

기생 추출(Parasitic Extraction) 결과 반영 후 Post-Layout Simulation 수행법

Pre vs Post-Layout 파형 및 성능 지표 비교 분석

PVT·Corner Simulation을 통한 안정성 검증

성능 저하 원인 분석 및 Layout 수정 포인트 도출

채용 시장이 요구하는
7가지 디지털 설계 및 검증 프로젝트

프로젝트명

프로젝트 설명 및 학습 기술

01. Inverter Layout 및 Pcell 생성

레이아웃 에디터와 PDK 활용법을 학습합니다.

02. DRC/LVS 검증 실습

설계 규칙 검증과 기생 성분 추출 방법을 실습합니다.

프로젝트 더보기

03. Diff Pair Layout 및 ESD 추가

정밀 매칭 기법과 ESD 보호 회로 설계법을 배웁니다.

04. 고전류 Power Line Layout 및 EM 분석

전력 배선 설계와 전자 이동 현상 관리법을 학습합니다.

05. 3D IC 및 첨단 패키징 기술 연구

첨단 패키징 기술과 3D IC 설계 방법을 배웁니다.

06. 계층적 Layout 종합 프로젝트

아날로그 회로 레이아웃 설계와 검증을 종합적으로 수행합니다.

07. 미세공정 Layout 기법

첨단 공정 노드 레이아웃과 IP 재사용 전략을 학습합니다.

더욱 자세한 학습 내용은 하단 상세 커리큘럼을 참고해주세요.

AI 반도체 설계

01. AI Accelerator AI 반도체의 기본 개념부터 SoC 통합까지 전체 구조를 이해합니다. NPU, TPU 등의 아키텍처 비교부터 실전 프로젝트까지 실무 설계 경험을 쌓습니다. 학습 내용

NPU·GPU·TPU 아키텍처 구조 및 차이점 분석

Sparse Computation, Quantization 기법 이해

RTL 기반 MAC Array 및 SoC 통합 설계 실습

PPA 분석 통한 성능/전력/면적 최적화

02. Parallel Architecture Optimization Systolic Array, SIMD, MIMD 등 병렬 아키텍처를 비교하고, 파이프라이닝과 Sparsity 최적화 기법을 활용해 효율적인 AI 연산 구조를 설계합니다. 학습 내용

Systolic Array·SIMD 기반 병렬 연산 구조 설계

파이프라이닝·Zero Skip·Compression 기법 적용

메모리 연동 구조와 중복 연산 제거 전략

실제 AI 칩 설계 사례 기반 분석

채용 시장이 요구하는
7가지 디지털 설계 및 검증 프로젝트

프로젝트명

프로젝트 설명 및 학습 기술

01. AI 가속기 구조 분석

최신 AI 반도체 아키텍처와 응용 분야를 연구합니다.

02. MAC Array RTL 구현

행렬 연산 가속기 설계와 최적화 기법을 실습합니다.

프로젝트 더보기

03. MAC Array PPA 분석

AI 칩 성능/전력/면적 최적화와 발열 관리 방법을 학습합니다.

04. AI Accelerator SoC 블록다이어그램 설계

AI 가속기 SoC 통합과 소프트웨어 스택 구성 방법을 실습합니다.

05. NPU 종합 프로젝트

AI 가속기 설계부터 구현까지 전체 과정을 체험합니다.

06. 차세대 AI 컴퓨팅 기술 연구

In-Memory 컴퓨팅과 아날로그 AI 시스템 설계를 학습합니다.

07. AI 반도체 사례 분석

최신 AI 칩 사례 연구와 업계 동향을 분석합니다.

아날로그 PLL, ADC 설계

01. PLL Fundamentals & High-Speed I/F PLL(Phase Locked Loop)의 핵심 동작 원리를 이해하고, 고속 인터페이스에 적용하는 설계를 학습합니다. Jitter, Phase Noise 등 SI 이슈도 실습합니다. 학습 내용

PFD·Charge Pump·VCO 등 PLL 핵심 블록 이해

Jitter, Phase Noise 등 신호 품질 요소 분석

PLL 시뮬레이션 및 고속 I/F 적용 설계

PCIe·SATA 등 실전 사례 기반 비교 학습

02. Parallel Architecture Optimization Systolic Array, SIMD, MIMD 등 병렬 아키텍처를 비교하고, 파이프라이닝과 Sparsity 최적화 기법을 활용해 효율적인 AI 연산 구조를 설계합니다. 학습 내용

Systolic Array·SIMD 기반 병렬 연산 구조 설계

파이프라이닝·Zero Skip·Compression 기법 적용

메모리 연동 구조와 중복 연산 제거 전략

실제 AI 칩 설계 사례 기반 분석

채용 시장이 요구하는
7가지 디지털 설계 및 검증 프로젝트

프로젝트명

프로젝트 설명 및 학습 기술

01. PLL 설계 및 Jitter 시뮬레이션

위상고정루프 설계와 고속 인터페이스 응용법을 학습합니다.

02. Flash ADC 시뮬레이션 및 성능 측정

데이터 변환기 설계와 성능 최적화 방법을 실습합니다.

프로젝트 더보기

03. Tx/Rx Channel 모델링 및 Eye Diagram 분석

고속 인터페이스 설계와 신호/전원 무결성 관리법을 학습합니다.

04. Op-Amp Distortion 시뮬레이션

노이즈와 왜곡 분석 및 선형성 개선 방법을 실습합니다.

05. Diff Pair Layout 및 DRC/LVS 확인

아날로그 레이아웃 핵심 기법과 기생 성분 최소화 방법을 학습합니다.

06. Corner 및 Monte Carlo 분석

공정/전압/온도 변동 관리와 최신 공정 기술 대응법을 배웁니다.

07. Test Plan 작성 및 Data Logging

아날로그 테스트 방법론과 수율 향상 전략을 실습합니다.

08. PLL/ADC/Op-Amp 종합 프로젝트

아날로그 회로 설계부터 검증까지 종합 프로젝트를 수행합니다.

더욱 자세한 학습 내용은 하단 상세 커리큘럼을 참고해주세요.

나한테 필요한 강의가 맞는지
고민이 된다면 QnA를 꼭 읽어보세요.

QUESTION 1 학사 출신도 정말로
반도체 업계에 들어갈 수 있을까요?

많은 분들이 “석사 이상부터 가능하다”는 편견을 가지고 있지만,
실제로 국내 주요 반도체 기업들의 설계 직무에서 학사 출신 비율은 70% 이상입니다.
학사만으로도 기본적인 설계 역량을 갖출 수 있으며, 대기업 설계 조직에서도 학사 채용은 활발하게 이루어지고 있습니다.

다만, 중소·중견 기업이나 특정 고사양 아날로그 설계 분야에서는 석사 이상을 선호하는 경향이 있는 것도 사실입니다. 이럴 경우...

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많은 분들이 “석사 이상부터 가능하다”는 편견을 가지고 있지만, 실제로 국내 주요 반도체 기업들의 설계 직무에서 학사 출신 비율은 70% 이상입니다. 학사만으로도 기본적인 설계 역량을 갖출 수 있으며, 대기업 설계 조직에서도 학사 채용은 활발하게 이루어지고 있습니다.

다만, 중소·중견 기업이나 특정 고사양 아날로그 설계 분야에서는 석사 이상을 선호하는 경향이 있는 것도 사실입니다. 이럴 경우, 학사 출신이 진입하기 위한 전략적 포지셔닝은 중요합니다. 검증(UVM), 레이아웃, 백엔드(Back-end) 분야는 학사 수준에서도 충분히 경쟁력을 갖출 수 있는 대표적인 영역입니다. 실제로 많은 학사 출신들이 이들 분야에서 실무 경험을 쌓은 뒤, 설계 직무로 이동하거나 포지션을 확장해 가고 있습니다.

강의는 이러한 현실적인 진입 조건을 고려해, 학사 전용 로드맵과 실습 중심의 설계 프로젝트를 함께 구성했습니다. 단순히 Verilog 문법을 넘어, ‘설계 흐름 전체’를 이해하고 실질적인 기여가 가능한 인재가 되도록 설계되어 있으며, 기업은 지금 그런 사람을 찾고 있습니다.

QUESTION 2 저는 검증 직무만 준비 중입니다.
꼭 강의 전체를 다 들어야 하나요?

직무에 따라 핵심적으로 집중해야 할 영역은 분명히 다릅니다.
설계를 준비하는 경우 RTL 설계, PPA 최적화, 인터페이스 구조 이해가 중심이 될 것이고, 검증을 준비하는 경우 SystemVerilog, UVM, 커버리지 기반 검증이 기본이 됩니다.

다만 실무에서는 설계와 검증이 분리되어 움직이지 않습니다.
예를 들어 ...

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직무에 따라 핵심적으로 집중해야 할 영역은 분명히 다릅니다. 설계를 준비하는 경우 RTL 설계, PPA 최적화, 인터페이스 구조 이해가 중심이 될 것이고, 검증을 준비하는 경우 SystemVerilog, UVM, 커버리지 기반 검증이 기본이 됩니다.

다만 실무에서는 설계와 검증이 분리되어 움직이지 않습니다. 예를 들어 검증 관점에서는 NPU, MAC, 인터페이스 구조 같은 설계 내용을 이해해야만 효과적인 테스트 시나리오 설계가 가능하고, assertion이나 커버리지 포인트를 실질적으로 잡을 수 있습니다. 반대로 설계자 입장에서도 검증 환경에서 어떤 방식으로 자신이 작성한 RTL이 검증되는지를 알아야, 설계 단계에서부터 버그 가능성을 줄이고 디버깅 시 협업 효율을 높일 수 있습니다.

또한 실제 프로젝트에서는 아날로그 블록, 고속 인터페이스, 레이아웃 제약 등이 설계 및 검증 모두에 영향을 주기 때문에, 이를 전반적으로 이해하는 것이 중요합니다. 예를 들어 PLL이나 ADC 같은 Mixed-Signal 블록은 동작 조건이나 노이즈 영향에 따라 디지털 블록의 기능성에도 직접적인 영향을 미치며, 레이아웃에서의 RC 추출 오류나 인터페이스 타이밍 여유는 검증 결과 해석에 중요한 기준이 됩니다.

따라서 이 강의는 특정 직무에 따라 필요한 영역을 우선적으로 학습하되, 시스템 수준의 이해를 바탕으로 전체 흐름을 볼 수 있도록 구성되어 있습니다. 결과적으로는 각 직무에서 요구하는 기술 이상의 문제 해결력과 협업 역량을 갖추는 데 목적이 있습니다.

QUESTION 3 다른 반도체 강의와
어떤 점이 구체적으로 다른건가요?

저 역시 이번 강의를 강력하게 추천합니다.
기존 반도체 강의들과 가장 크게 다른 점은 다음과 같습니다.

1. 설계와 검증을 동시에 잡는, 완성도 높은 통합 커리큘럼
보통의 강의는 설계만, 또는 검증만 따로 다루는 경우가 많지만, 이번 강의는 UVM 기반의 SystemVerilog 검증부터 시작해 AI 반도체 설계, 아날로그 회로, CMOS Layout까지 모두 다룹니다. 단일 커리큘럼으로 전체 반도체 설계 흐름을 경험할 수 있어, 설계자와 검증자 모두의 시야를 갖출 수 있습니다.

학사 수준의 기본기부터 석사 및 현업자 수준의 실무 내용까지 단계별로 구성되어 있어, 경력이나 배경과 상관없이 학습할 수 있도록 설계했습니다.

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이 강의가 기존 반도체 강의들과 가장 크게 다른 점은 다음과 같습니다.

 1. 설계와 검증을 동시에 잡는, 완성도 높은 통합 커리큘럼
 보통의 강의는 설계만, 또는 검증만 따로 다루는 경우가 많지만, 본 강의는 UVM 기반의 SystemVerilog 검증부터 시작해 AI 반도체 설계, 아날로그 회로, CMOS Layout까지 모두 다룹니다. 단일 커리큘럼으로 전체 반도체 설계 흐름을 경험할 수 있어, 설계자와 검증자 모두의 시야를 갖출 수 있습니다. 학사 수준의 기본기부터 석사 및 현업자 수준의 실무 내용까지 단계별로 구성되어 있어, 경력이나 배경과 상관없이 학습할 수 있도록 설계했습니다.

 2. 실제 기업 이슈와 프로젝트 사례를 중심으로 구성
 단순히 개념과 이론만 설명하는 것이 아니라, 실제로 현업에서 발생했던 문제 상황, Tape-Out 전 실수, 대규모 SoC 프로젝트에서 겪었던 이슈 등을 그대로 녹여냈습니다. 강의를 듣고 나면 ‘실무에서 어떤 일이 벌어지는지’, ‘문제를 어떻게 해결해왔는지’를 명확히 이해할 수 있고, 이를 바탕으로 취업 면접에서도 실제 기업 사례와 연결된 답변이 가능해집니다.

 3. 강의 후에도 계속 이어지는 실시간 소통과 피드백 환경
 일방향 VOD 강의의 한계를 극복하기 위해, 전용 디스코드 커뮤니티를 운영합니다. 수강생 간의 정보 공유는 물론, 강사에게 1:1 질문도 자유롭게 가능하며, 매달 실시간 라이브 세션을 통해 최신 기술 트렌드, 실무 사례, Q&A 등을 진행합니다. 단순히 ‘듣고 끝나는 강의’가 아니라, 서로 소통하며 지속적으로 성장할 수 있는 구조를 만들었습니다.

QUESTION 4 강의를 수강하기에 앞서
필요한 선수 지식이 있을까요?

모든 과정에 앞서, 디지털 논리회로에 대한 기초적인 이해가 필요합니다.

선수 지식이 부족한 분들을 강의에서 제공되는 위키독스 무료 전자책을 참고하시길 바라겠습니다. 기본적으로 AND, OR, MUX, Flip-Flop, FSM 등의 개념을 알고 있어야 하며, 간단한 Verilog HDL 코드를 읽고 작성할 수 있어야 합니다. 또한 RTL 설계에서 시뮬레이션까지의 기본적인 하드웨어 설계 흐름을 이해하고 있어야 합니다.

각 파트별 선수 지식으로는 ...

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모든 과정에 앞서, 디지털 논리회로에 대한 기초적인 이해가 필요합니다. AND, OR, MUX, Flip-Flop, FSM 등의 개념을 알고 있어야 하며, 간단한 Verilog HDL 코드를 읽고 작성할 수 있어야 합니다. 또한 RTL 설계에서 시뮬레이션까지의 기본적인 하드웨어 설계 흐름을 이해하고 있어야 합니다.

1. SystemVerilog 검증 및 UVM 과정
기본적인 Verilog 문법과 Testbench 구성 방법을 알고 있어야 합니다. SystemVerilog 및 UVM은 이번 강의에서 다루는 내용이므로, 객체지향 개념(OOP) 자체를 깊게 몰라도 되지만, 클래스와 인스턴스 개념 정도는 미리 알아두면 좋습니다.

2. AI 반도체 설계 과정
행렬 곱셈 연산과 MAC(Multiply-Accumulate) 연산의 기본 개념에 대한 이해가 필요합니다. 또한 SoC(System on Chip)에서 CPU, 메모리, 버스 등이 어떤 역할을 하는지, 기본 구조를 이해하고 있는 것이 도움이 됩니다.

3. 아날로그 회로설계 과정
기본적인 전자회로 지식이 필요합니다. 저항, 전류, 전압, 커패시터 등의 동작 원리를 알고 있어야 하며, 연산 증폭기(Op-Amp)의 기본 동작 원리를 이해하고 있으면 강의 내용을 쉽게 따라갈 수 있습니다.

4. CMOS Layout 설계 과정
반도체 레이아웃에서 사용하는 기본적인 구조(N-Well, Poly, Metal 등)와 용어를 이해하고 있어야 합니다. 레이아웃과 관련된 Design Rule Check(DRC), Layout vs Schematic(LVS)의 개념을 간단히 알고 있으면 좋습니다. Cadence Virtuoso 같은 툴을 써본 경험이 있다면 더 수월하지만 필수는 아닙니다.

본 강의에서
사용될 프로그램 안내드립니다.

실습에 직접 활용하는 무료/오픈소스 툴 [25년 8월 기준]

실습과 프로젝트에는 무료/오픈소스 툴을 활용하고, 현업에서 쓰이는 상용 툴의 기능과 실무 활용법을 자세히 소개합니다.
별도의 프로그램은 제공하지 않습니다.

디지털 설계

아날로그 설계

FPGA 개발

버전 관리

레이아웃 설계

소개 및 데모로 학습하는 상용 EDA 툴

강의에서는 실무에서 쓰이는 상용 EDA 툴의 화면과 명령어, 스크립트를 함께 소개해 현업 적응을 돕습니다. 
무료/오픈소스 툴로 익힌 개념은 상용 툴에도 그대로 적용할 수 있어, 실무에서도 유용하게 활용할 수 있습니다.
별도의 프로그램은 제공하지 않습니다.

디지털 설계/검증

아날로그 설계/검증

물리설계/검증

EDA 툴 설명 자세히보기

디지털 설계
- carus Verilog : Verilog HDL 시뮬레이터로, 디지털 회로의 시뮬레이션에 사용됩니다.
- Verilator : Verilog 코드를 C++로 변환하여 빠른 시뮬레이션을 가능하게 하는 툴입니다.
- Logisim : 디지털 회로를 시각적으로 설계하고 시뮬레이션할 수 있는 툴입니다.
- GTKWave : 디지털 시뮬레이션 결과를 파형으로 시각화하는 뷰어입니다.
- Yosys : 오픈소스 합성 툴로, RTL 코드를 게이트 레벨로 변환합니다.
- EDAplayground : 웹 기반의 EDA 실습 플랫폼으로, 다양한 시뮬레이터를 지원합니다.

아날로그 설계
- LTspice : 아날로그 회로 시뮬레이션을 위한 SPICE 기반 툴입니다.
- ngspice : 오픈소스 SPICE 시뮬레이터로, 아날로그 회로 분석에 사용됩니다.
- KiCad : PCB 설계와 회로도 작성을 위한 오픈소스 EDA 툴입니다.
- Qucs : 아날로그 회로 시뮬레이션과 분석을 위한 툴입니다.

FPGA 개발
- Xilinx Vivado WebPACK : Xilinx FPGA 설계를 위한 무료 버전의 개발 툴입니다.
- Intel Quartus Prime Lite : Intel FPGA 설계를 위한 무료 버전의 개발 툴입니다.
- IceStorm : 오픈소스 FPGA 툴체인으로, Lattice FPGA를 지원합니다.

버전 관리
- Git : 분산 버전 관리 시스템으로, 코드의 변경 이력을 관리합니다.
- GitLab/GitHub : Git 저장소를 호스팅하고 협업을 지원하는 플랫폼입니다.

디지털 설계/검증
- Synopsys Design Compiler : RTL 코드를 게이트 레벨로 합성하는 툴입니다.
- Cadence Genus : 고성능 RTL 합성 툴로, 설계 최적화를 지원합니다.
- Synopsys PrimeTime : 정적 타이밍 분석(STA)을 위한 업계 표준 툴입니다.
- Cadence Tempus : 고속 STA 툴로, 복잡한 타이밍 분석을 지원합니다.
- Synopsys VCS : 디지털 시뮬레이션과 검증을 위한 툴입니다.
- Mentor Questa : 고급 검증 환경을 제공하는 시뮬레이션 툴입니다.
- Cadence Xcelium : 고속 시뮬레이션과 혼합 신호 검증을 지원하는 툴입니다.

아날로그 설계/검증
- Cadence Virtuoso : 아날로그 및 혼합 신호 IC 설계를 위한 플랫폼입니다.
- HSPICE : 정확한 아날로그 회로 시뮬레이션을 위한 SPICE 툴입니다.
- Mentor Calibre : 물리적 검증(DRC/LVS)을 위한 툴입니다.
- Synopsys Custom Compiler : 아날로그 및 커스텀 디지털 설계를 위한 툴입니다.
- Keysight ADS : RF 및 고속 디지털 회로 설계를 위한 시뮬레이션 툴입니다.

물리설계/검증
- Synopsys IC Compiler : 물리적 설계(PnR)를 위한 툴입니다.
- Cadence Innovus : 고성능 물리 설계를 지원하는 툴입니다.
- Mentor Calibre : 물리적 검증(DRC/LVS)을 위한 업계 표준 툴입니다.
  

단체 구매 BENEFIT 잠깐, 3명 이상 구매 시 단체 할인이 가능해요.

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