Question 1.
어떤 분들이수강하시면 좋을까요?
설계독학맛비의 Verilog HDL 마스터 클래스
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당신이 모르는 사이, ‘합성 불가 코드’를 쓰고 있을지도 모릅니다
다른 강의와 어떤 것이 다를까?
지금 영상에서 직접 확인하세요!
대기업이 원하는 Verilog 인재라면
이 정도 수준을 커버해야 합니다
Verilog의 입문부터 실전까지,
현업에 가서도 흔들리지 않을
Verilog HDL 수준을 완성하세요.
01. 강사소개
글로벌 Top5 반도체 업계 현직자가 알려주는
국내 최고의 Verilog 실무 강의
설계독학맛비님
현)글로벌 Top 5 Fabless 기업
HW IP 설계 현직자
대기업, 스타트업, 외국계 모두 경험
반도체 설계 관련 유튜브 채널 및 커뮤니티 운영
반도체 레전드 설계독학맛비님의 강의 코멘트
세계 상위 5대 반도체 기업에서
실제 칩을 설계하는 엔지니어가 직접 알려주는 ‘진짜 Verilog 강의’
이 강의는 Verilog를 단순히 ‘문법’으로 배우는 것이 아니라,
LRM(IEEE Verilog Language Reference Manual)을 기준으로
언어의 구조, 동작 원리, 하드웨어로의 변환 과정을 정확히 짚어갑니다.
현업에서 마주치는 합성 불가 코드, 시뮬레이션 불일치, 블록간 인터페이스 문제 등
이론만으로는 알 수 없는 실제 이슈를 사례로 다루고
‘이론-표준-실무’를 완전하게 연결합니다.
Verilog의 진짜 의미를 이해하고 싶은 분들에게, 이 강의는 완전정복의 시작이 될 것입니다.
DD님
현) 국내 IP 설계 기업 현직자
전) 대기업 출신 ‘SoC 설계’ 공학박사
Verilog HDL를 배우시는 분들에게
설계독학님의 강의를 적극 추천하는 이유
이유 01
글로벌 Top Tier 기업 현직 반도체 설계자의
모든 노하우를 담은 강의
모든 노하우를 담은 강의
이유 02
약 7,000명의 구독자가 선택한
설계독학맛비님의 전문성
* 구독자 수 : 25년 10월 설계독학 유튜브 기준
설계독학맛비님의 전문성
* 구독자 수 : 25년 10월 설계독학 유튜브 기준
| 설계독학님의 강의를 적극 추천하는 이유
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02. 커리큘럼
표준(LRM)으로 배우고,
실무로 완성하는 Verilog HDL 커리큘럼
Step 1. 이론 : 환경 구축 및 기초 문법 학습
학습 목표 : 기본적인 하드웨어 기술이 가능한 기본 문법 학습
Step 2. 활용 : 현업 필수 문법 & 실전 적용
학습 목표 : 실무 설계자가 ‘정확히 알아야 하는 문법’을 중심으로 자세하게 이론부터 실습까지 구현
Point 1. 현업 엔지니어가 매일 쓰는 핵심 문법 정리
- Compiler directives (LRM Chapter 19)
- Scheduling (LRM Chapter 5)
- Assignment (LRM Chapter 6)
- Behavioral Model (LRM Chapter 9)
Point 2. [ 이론 → 실습 ] 구조로 확실한 학습 효과
- 각 문법별 상세한 이론 설명
- Vivado 환경에서 실제 회로 동작을 확인
- Compiler directives (LRM Chapter 19)
- Scheduling (LRM Chapter 5)
- Assignment (LRM Chapter 6)
- Behavioral Model (LRM Chapter 9)
더보기 (토글)
- Gate and switch level modeling (LRM Chapter 7)
- Tasks and functions (LRM Chapter 10)
- Generated instantiation (LRM Chapter 12)
- System tasks and functions (LRM Chapter 17)
- Tasks and functions (LRM Chapter 10)
- Generated instantiation (LRM Chapter 12)
- System tasks and functions (LRM Chapter 17)
Point 2. [ 이론 → 실습 ] 구조로 확실한 학습 효과
- 각 문법별 상세한 이론 설명
- Vivado 환경에서 실제 회로 동작을 확인
Step 3. 실전 : LRM에도 없는 실전 설계를 위한 문법
학습 목표 : LRM에도 없는 실전 설계를 위한 문법을 학습하고, 실제 스펙 정의부터 검증까지 구현하는 프로젝트 완성
학습 내용 전체 보기(토글)
- User-defined primitives (LRM Chap. 8)
- Disabling of named block and tasks (LRM Chap. 11)
- Configuring the contents of a design (LRM Chap. 13)
- Specify blocks (LRM Chap. 14)
- Timing checks (LRM Chap. 15)
- Backannotation using the Standard Delay Format (SDF) (LRM Chap. 16)
- Value change dump (VCD file) (LRM Chap. 18)
- PLI/TF/ACC/VPI (LRM Chap. 20~27)
맛비님이 직접 알기 쉽게 정리해주신
‘유일무이’ 한 강의자료 입니다.
03. 프로젝트
Verilog 문법 정보 부터 합성까지
설계를 완성 하는 13개 핵심 실습
Verilog 문법 실습 10개
Verilog의 기본 문법과 시뮬레이션을 통해 코드가 실제 하드웨어 동작으로 변환되는 과정을 학습합니다.
01. 디지털 회로의 동작 원리 이해
Testbench 구성부터 조건문·반복문을 활용한 논리 구현까지
RTL 설계의 기초 개념을 실습 중심으로 익힙니다.
프로젝트 내용
실습 1. Testbench 구성 및 검증 구조 이해
실습 2. Compiler Directive 회로 구조 영향 확인
실습 3. Verilog 스케줄링과 Race Condition 이해
실습 4. 트랜지스터 수준에서의 게이트 동작 이해
실습 5. 조건문으로 조합 논리 구현
실습 6. 신호 제어 문법(Force-Release) 심화
타이밍 제어와 구조적 RTL 설계 실습
시뮬레이션을 통해 회로 타이밍과 동작 차이를 분석하고,
실제 칩 설계자가 사용하는 구조적 RTL 설계 방식을 익힙니다.
프로젝트 내용
실습 7. Blocking vs Non-Blocking 동작 비교
실습 8. 신호 제어 문법(Force-Release) 이해하기
실습 9. Looping Statements (repeat, while, forever)
실습 10. Generate Statement (Loop / Conditional Instantiation)
FSM(상태기계) 설계 실습 2개
실습 11. FSM 구조 구현(Moore/Mealy Design)
상태 변화에 따라 회로 동작이 달라지는 FSM(Finite State Machine)의
Moore와 Mealy 방식의 차이를 시뮬레이션을 통해 비교하며,
신호등(traffic light) 등 안정적 제어 로직 설계에 FSM을 적용합니다.
구현 내용
FSM 기본 구조 및 상태 전이(State Transition) 이해
Moore / Mealy 설계 방식 비교 및 구현
입력·출력 동기화 타이밍 분석
신호 제어 로직(traffic light) 설계 실습
실습 12. FSM Counter Design & Control Logic
FSM을 활용한 반복 동작 회로 설계를 실습합니다.
단순 카운터를 넘어 상태값에 따라 동작이 변화하는 제어 회로를 구현하며,
디지털 시스템의 순차 제어 방식과 타이밍 설계 개념을 익힙니다.
구현내용
FSM 기반 순차 로직 설계 및 동작 흐름 제어
상태값(State)에 따른 카운터 동작 구조 이해
타이밍 동기화 및 동작 주기 제어 실습
FSM 구조의 응용(제어기·타이머·시퀀서 설계)
최종 프로젝트
Verilog 와 FSM 이론을 완벽히 습득할 수 있는 최종 신호등 프로젝트
신호등 제어 회로 설계 최종 프로젝트
FSM을 활용한 신호등 제어 회로를 직접 설계하고,
카운터 기반 타이밍 제어 및 Vivado 합성 검증 과정을 통해
하드웨어 수준의 설계 흐름을 완성하는 실습입니다. FSM 설계 원리, 동기식 제어 기법, Synthesizable Design의 개념을
통합적으로 경험하면서 Verilog의 실질적 활용 능력을 익힙니다.
| 활용 기술/개념
| 단계별 구현 과정
강의 프로젝트로만은 담을 수 없는
+ 알파 실제 취준 POINT!
부가 혜택
패캠 수강생들을 위해
설계독학팀이 준비한 특별 부가 혜택
강사님의 강의 수강생을 위한
오픈 커뮤니티(디스코드) 질의응답까지
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강사님 답변 기간 : 2025.11.30 ~ 2028.11.30
* 강사님이 현업 중 답변 하시기에 답변까지 영업일 기준 7일 내외 시간이 소요될 수 있습니다.
* 강의와 무관한 질문에 대해서는 답변이 필수로 제공되지 않습니다.
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한 번의 구매로 평생 소장!
언제든, 몇 번이든 다시!
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* 한 번 결제로 평생 동안 무제한 반복 학습이 가능합니다.
바쁜 일정에 걱정할 필요 없이, 원하는 때에 학습하고 필요할 때마다 복습하세요.
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* 본 영상은 제로베이스에서 판매되었던 강의[Verilog HDL 완전정복] 의 촬영본을 활용한 콘텐츠입니다.
* 촬영 시점은 해당 강의 최초 공개 시점 기준(24년 9월)
수강하시면 좋을까요?
• Verilog 문법만 배운 적은 있지만 실제 회로 설계로 연결되지 않아 막막했던 분,
또는 반도체 업계 진입을 목표로 실무형 포트폴리오를 만들고 싶은 분께 가장 적합합니다.
• FSM, Counter, 신호 제어 등 회로 동작 원리를 완전히 이해하고 싶은 비전공자나 취준생, Embedded·자동차·로봇 분야의 하드웨어 로직을 직접 설계해보고 싶은 엔지니어 지망생에게 추천드립니다.
• FSM, Counter, 신호 제어 등 회로 동작 원리를 완전히 이해하고 싶은 비전공자나 취준생, Embedded·자동차·로봇 분야의 하드웨어 로직을 직접 설계해보고 싶은 엔지니어 지망생에게 추천드립니다.
Question 2.
사전 지식이 필요한가요?
• 기초적인 논리회로나 프로그래밍 개념만 알고 있다면 충분합니다.
Vivado 환경 설정부터 RTL Simulation까지 단계별 실습을 통해 자연스럽게
하드웨어 설계 감각을 익히게 됩니다.
• Verilog를 처음 접하는 분들도 “직접 코드를 짜며 작동을 눈으로 확인”하는 과정에서 빠르게 이해할 수 있도록 구성되어 있습니다.
• Verilog를 처음 접하는 분들도 “직접 코드를 짜며 작동을 눈으로 확인”하는 과정에서 빠르게 이해할 수 있도록 구성되어 있습니다.
Question 3.
다른 강의에서 찾을 수 없는,이 강의만의 특별한 점이 있을까요?
• 본 강의는 LRM(Logical Reference Manual)을 기반으로 Verilog 문법과 회로 설계를
학습합니다.
• 현업 설계자가 사용하는 코드 스타일과 실제 프로젝트 기준의 Verilog 문법을 함께 다룹니다
• FSM(Moore·Mealy·Counter) 실습, 조건문·반복문 설계, 신호등 프로젝트를 포함하여 문법 학습과 실제 하드웨어 구현을 동시에 경험할 수 있습니다.
• Vivado 환경에서 RTL 시뮬레이션 및 합성(Synthesis) 과정을 직접 수행합니다.
• 현업 설계자가 사용하는 코드 스타일과 실제 프로젝트 기준의 Verilog 문법을 함께 다룹니다
• FSM(Moore·Mealy·Counter) 실습, 조건문·반복문 설계, 신호등 프로젝트를 포함하여 문법 학습과 실제 하드웨어 구현을 동시에 경험할 수 있습니다.
• Vivado 환경에서 RTL 시뮬레이션 및 합성(Synthesis) 과정을 직접 수행합니다.
Question 4.
강의를 들은 수강생이 강의 이후에어떤 모습이 되길 기대하시나요?
• Verilog 문법과 RTL 설계 전 과정을 체계적으로 이해
• FSM, Counter, Timing 제어 등 핵심 회로 설계 실무 능력 향상
• Vivado 환경에서의 시뮬레이션 및 합성(Synthesis) 경험 확보
• 구조적 RTL 설계와 하드웨어 동작 간의 연계 이해도 강화
• 실습 기반 프로젝트 포트폴리오 완성 및 면접 활용 가능
이번 강의를 모두 이수하셨다면, 실제 하드웨어 설계 업무의 핵심 단계를 직접 수행할 수 있는 수준으로 성장하며, 신입 RTL·Verilog 엔지니어 입문 단계에 필요한 실무 역량을 충분히 갖추게 됩니다.
• FSM, Counter, Timing 제어 등 핵심 회로 설계 실무 능력 향상
• Vivado 환경에서의 시뮬레이션 및 합성(Synthesis) 경험 확보
• 구조적 RTL 설계와 하드웨어 동작 간의 연계 이해도 강화
• 실습 기반 프로젝트 포트폴리오 완성 및 면접 활용 가능
이번 강의를 모두 이수하셨다면, 실제 하드웨어 설계 업무의 핵심 단계를 직접 수행할 수 있는 수준으로 성장하며, 신입 RTL·Verilog 엔지니어 입문 단계에 필요한 실무 역량을 충분히 갖추게 됩니다.
본 강의에서
사용될 프로그램 안내드립니다.
실습에 직접 활용하는 무료/오픈소스 툴
실습에 직접 활용하는 무료/오픈소스 툴을 기반으로,
현업 설계자가 사용하는 환경 그대로 Verilog 실습 환경을 구축합니다.
Windows 환경에서도 리눅스 기반의 EDA Tool을 실행할 수 있도록 구성되어 있습니다.
※ 본 강의는 Windows 환경에서 진행됩니다. macOS 사용자의 경우, 일부 실습 단계에서 설치 및 실행이 제한될 수 있습니다.
결과적으로 완성되는 환경
• 리눅스 기반 Verilog 실습 환경 완비 (WSL + Vivado + VS Code)
• RTL Simulation → Synthesizable Design까지 전 과정 실습 가능
• 실제 반도체 설계 프로세스와 동일한 개발 구조 경험
＊사전 참고 링크( 맛비님의 Verilog HDL 실습환경 구축 )